Riviera Pro

Funktionale VerifikationRiviera-PRO™ erfüllt die Verifikationsanforderungen von Ingenieuren, die die modernsten FPGA- und SoC-Geräte von morgen entwickeln. Riviera-PRO ermöglicht die ultimative Testbench-Produktivität, Wiederverwendbarkeit und Automatisierung durch die Kombination der Hochleistungssimulations-Engine, fortschrittlicher Debugging-Funktionen auf verschiedenen Abstraktionsebenen und Unterstützung der neuesten Sprach- und Verifikationsbibliotheksstandards.

Hauptmerkmale und Vorteile

Hochleistungssimulation

• Umfassende Algorithmen zur Simulationsoptimierung für höchste Leistung bei VHDL-, Verilog/SystemVerilog-, SystemC- und gemischtsprachigen Simulationen
• Die branchenführende Kapazität und Simulationsleistung ermöglicht einen hohen Regressionsdurchsatz für die Entwicklung komplexester Systeme
• Unterstützung für die neuesten Verifikationsbibliotheken, einschließlich Universal Verification Methodology (UVM)
• Unterstützung für VHDL-Verifikationsbibliotheken, einschließlich OSVVM und UVVM.

Erweiterte Fehlersuche

• Integrierte mehrsprachige Debug-Umgebung ermöglicht die Automatisierung zeitaufwändiger Design-Analyseaufgaben und die schnelle Behebung von Fehlern
• UVM-Toolbox, UVM-Graph, Class Viewer, Transaktionsströme und Daten zur visuellen Abbildung und Fehlersuche von Designs, die auf OVM/UVM-Klassenbibliotheken basieren
• Eingebaute Debugging-Tools bieten Funktionen für Code-Tracing, Wellenform, Datenfluss, FSM-Fenster, Abdeckung, Assertion und Speichervisualisierung
• Umfassende Assertion-Based Verification (SVA und PSL) für eine bessere Beobachtbarkeit des Designs und eine kürzere Debugging-Zeit
• Erweiterte Code- und Funktionsabdeckungsfunktionen und Abdeckungsanalysewerkzeuge für schnelle metrikbasierte Verifikationsabschlüsse
• Effizienter Verifikationsablauf mit benutzerdefiniertem Testplan, der mit der Abdeckungsdatenbank verknüpft ist
• Plot Viewer und Image Viewer Tools für die visuelle Darstellung großer Datenmengen.