Active-HDL™

Active-HDL™ ist eine Windows®-basierte, integrierte FPGA-Designerstellungs- und Simulationslösung für teambasierte Umgebungen. Die integrierte Design-Umgebung (IDE) von Active-HDL umfasst eine vollständige HDL- und grafische Design-Tool-Suite sowie einen RTL/Gate-Level-Simulator in gemischter Sprache für die schnelle Bereitstellung und Verifizierung von FPGA-Designs.

Der Design Flow Manager ruft über 200 EDA- und FPGA-Tools während der Design-Eingabe, der Simulation, der Synthese und der Implementierung auf und ermöglicht es den Teams, während des gesamten FPGA-Entwicklungsprozesses auf einer gemeinsamen Plattform zu bleiben. Active-HDL unterstützt branchenführende FPGA-Bausteine von AMD, Intel, Lattice, Microchip, Quicklogic und anderen.

Project Management

• Einheitliches, teambasiertes Design Management sorgt für Einheitlichkeit in lokalen oder entfernten Teams
• Konfigurierbare FPGA/EDA Flow Manager-Schnittstellen mit Tools von über 200 Anbietern ermöglichen es Teams, während der gesamten FPGA-Entwicklung auf einer Plattform zu bleiben

Grafische/Texteingabe von Entwürfen

• Schnelle Bereitstellung von Designs durch Verwendung von Text, Schaltplan und Zustandsmaschine
• Verteilung oder Bereitstellung von IPs unter Verwendung des sichereren und zuverlässigeren Standards für interoperable Verschlüsselung

Simulation und Fehlersuche

• Leistungsstarker Common-Kernel-Mischsprachensimulator, der VHDL, Verilog, SystemVerilog und SystemC unterstützt
• Sicherstellung der Codequalität und -zuverlässigkeit durch grafisch interaktive Debugging- und Codequalitätswerkzeuge
• Führen Sie eine metrikgesteuerte Verifikation durch, um nicht ausgeführte Teile Ihres Designs mit Hilfe von Code-Coverage-Analysetools zu identifizieren.
• Verbessern Sie die Verifikationsqualität und finden Sie mehr Bugs mit ABV - Assertion-Based Verification (SVA, PSL) Möglichkeit zur Simulation fortgeschrittener Verifikationskonstrukte wie SV Functional Coverage, Constrained Randomization und UVM
• Schließen Sie die Lücke zwischen der HDL-Simulation und der mathematischen High-Level-Modellierungsumgebung für DSP-Blöcke mit der MATLAB®/Simulink®-Schnittstelle

Dokumentation HTML/PDF

• Abstrahieren Sie die Design-Intelligenz und stellen Sie sie in leicht verständlicher grafischer Form mit dem HDL-Schaltplan-Konverter dar.
• Schnelle Weitergabe von Entwürfen mit automatisch generierter Design-Dokumentation in HTML und PDF